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◆ [Verilog] 7-seg 風ディスプレイモジュールを書いてみた

フリーの Verilog 処理系をさわってみる活動のつづき。

7-segment ディスプレイ風の表示モジュールを書いてみた: seven_seg_disp.v

（同じような式が繰り返し出てきて、DRY 則に違反しまくりですね。要反省です。）

7 本の線それぞれが入力の 1-bit に相当する。番号付けは以下の通りで、 これが 1-byte 中のビット番号 [6:0] に対応する。(bit[7] は用いられない)

  0
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5|6 |1
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4|  |2
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  3

最後にくっつけてある、ちょっとした実行デモを走らせるには、Icarus Verilog の場合、

% iverilog -DSTAND_ALONE seven_seg_disp.v ; ./a.out

Cver の場合は、

% cver +define+STAND_ALONE seven_seg_disp.v

とやればよい。うまくいくと、次のような表示が標準出力にでる：

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今回書いた範囲では、Icarus, Cver ともに全く問題なし。

今日わかったこと：

• Icarus と Cver では +define+ のやりかたが少し違った。

◆ つんつんつのだの…

http://ww41.tiki.ne.jp/~fuhmu/tun.html

うおっと、つくつんのお母さんは獣拳遣いだったのかぁ！

獣拳戦隊ゲキレンジャーには、けっこう僕ら世代へのサービスが盛りこまれているんだけど、 Ｄｒ．スランプは対象外だったようだ。獣のセレクションが違う。